• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    Speicherarrays und Verfahren zum Einbauen einer Repeaterschaltungsanordnung in ein Speicherarray sind offenbart. Das Verfahren kann das Koppeln einer Mehrzahl von Speicherarrays mit einem Leiter umfassen, wobei die Arrays Speicherelemente umfassen können. Außerdem können Stromtreiber auch mit dem Leiter gekoppelt sein. Die Stromtreiber können es ermöglichen, daß Speicherelemente, die in getrennten Speicherarrays positioniert sind, isoliert voneinander sind.
    公开号:DE102004001023A1
    申请号:DE102004001023
    申请日:2004-01-02
    公开日:2004-12-09
    发明作者:Frederick A. Palo Alto Perner
    申请人:Hewlett Packard Development Co LP；
    IPC主号:G11C11-15
    专利说明:
    [0001] Computersind zu einem wesentlichem Teil der Gesellschaft geworden. Computersind komplex und könnenMikroprozessoren, Speichermedien (z. B. CD-ROM, Festplatte, Diskettenlaufwerk,usw.), Speicher und Eingabe-/Ausgabevorrichtungen umfassen. Im allgemeinenführt einMikroprozessor Befehle von verschiedenen Softwareprogrammen aus, dieauf dem Computer laufen können.Währenddie Programme laufen, kann es sein, daß der Mikroprozessor Informationenvon und in den Speichern lesen und schreiben muß.
    [0002] AktuelleTrends bei Speichern umfassen Festkörpermagnetspeicherarrays. MagnetspeicherarrayskönnenVorteile im Vergleich zu nicht magnetischen Speicherarrays (z. B.DRAM) haben, weil dieselben, unter anderem, nicht aufgefrischt werden müssen. Magnetspeicherarraysbieten auch das Potential fürein sehr dichtes Packen von Speicherelementen.
    [0003] DasErhöhender Dichte der Speicherelemente kann Probleme beim Leiten von Datenzwischen den Speicherelementen und anderen Bereichen des Chips bewirken.Wenn sich die Anzahl von Speicherelementen auf dem Chip erhöht, müssen die Leiter,die die Daten leiten, eventuell länger sein. Folglich kann sichdie Schaltungsanordnung, die beim Zugreifen und Aktivieren von Datenauf den Leitern verwendet wird, drastisch vergrößern, um die Anstiege bei derLeiterlängeunterzubringen. In einigen Fällenkönnendie Anstiege bei der Größe der Zugriffsschaltungsanordnungden Gesamtentwurf des Speicherarrays beschränken.
    [0004] Esist die Aufgabe der vorliegenden Erfindung, ein Magnetspeicherarray,ein Verfahren zum Schreiben von Informatio nen in einen Speicherund einen Speicher mit verbesserten Charakteristika zu schaffen.
    [0005] DieseAufgabe wird durch ein Array gemäß Anspruch1, ein Verfahren gemäß Anspruch8 sowie einen Speicher gemäß Anspruch15 gelöst.
    [0006] Esist ein Speicher offenbart, der ein Verfahren zum Isolieren vonSpeicherelementen implementieren kann. Das Verfahren kann das Koppelneiner Mehrzahl von Speicherarrays an einen Leiter umfassen, wo dieArrays Speicherelemente umfassen können. Außerdem können aktuelle Treiber auchmit dem Leiter gekoppelt werden. Die aktuellen Treiber können esermöglichen,daß Speicherelemente,die in getrennten Speicherarrays positioniert sind, voneinanderisoliert sind.
    [0007] BevorzugteAusführungsbeispieleder vorliegenden Erfindung werden nachfolgend Bezug nehmend aufdie beiliegenden Zeichnungen nähererläutert.Es zeigen:
    [0008] 1 ein beispielhaftes Computersystem;
    [0009] 2 ein beispielhaftes Magnetspeicherelement;
    [0010] 3 eine Treiberschaltungsanordnung,die mit einem Magnetspeicherelement gekoppelt ist;
    [0011] 4 eine Treiberschaltungsanordnung,die mit einem Array von Speicherelementen gekoppelt ist;
    [0012] 5A ein Makroarray von Speicherelementen;
    [0013] 5B eine vergrößerte Ansichteines Unterarrays, das in dem Makroarray von 5A enthalten sein kann;
    [0014] 6A einen fortlaufenden Schreibleiter,der mit einer Mehrzahl von Speicherunterarrays gemäß verschiedenenAusführungsbeispielender Erfindung gekoppelt ist;
    [0015] 6B einen fortlaufenden Schreibleiter,der mit einer Mehrzahl von Speicherunterarrays gemäß verschiedenenAusführungsbeispielender Erfindung gekoppelt ist;
    [0016] 6C eine mögliche Treiberschaltungsanordnungund eine Wahrheitstabelle gemäß verschiedenenAusführungsbeispielender Erfindung; und
    [0017] 7 ein Makroarray gemäß verschiedenen Ausführungsbeispielender Erfindung.
    [0018] BestimmteBegriffe werden in der folgenden Beschreibung und in den Ansprüche verwendet,um spezielle Systemkomponenten zu bezeichnen. Für einen Fachmann auf diesemGebiet ist klar, daß Elektronikfirmeneine Komponente mit unterschiedlichen Namen bezeichnen können. DiesesDokument möchtenicht zwischen Komponenten unterscheiden, die sich vom Namen abernicht von der Funktion her unterscheiden. Bei der folgenden Erörterungund den Ansprüchenwerden die Begriffe „umfassen" und „enthalten" auf eine unbegrenzteWeise verwendet und sollten somit interpretiert werden, um „einschließlich, abernicht beschränktauf..." zu bedeuten.
    [0019] DerBegriff „koppeln" und „koppelt" soll entweder eineindirekte oder eine direkte elektrische Verbindung bedeuten. Fallssomit ein erstes Gerät miteinem zweiten Gerätgekoppelt ist, kann diese Verbindung durch eine direkte elektrischeVerbindung sein, oder durch eine indirekte elektrische Verbindung über andereVorrichtungen und Verbindungen.
    [0020] DerBegriff „ Chip" soll sich sowohlauf gepackte bzw. gehäusteals auch nicht gehäusteintegrierte Schaltungen je der Art beziehen. Obwohl beispielsweiseSpeicherchips offenbart sind, ist es für einen Fachmann auf diesemGebiet klar, daß andere Chips,wie zum Beispiel Mikroprozessoren, häufig Speicher oder ähnlich bepackteArrays von integrierten Bauelementen enthalten und daher die Konzepte verwendenkönnen,die hierin offenbart sind.
    [0021] Wieer hierin verwendet wird, soll sich der Begriff „Array" auf eine Gruppe von miteinander verbundenenSpeicherelementen beziehen. Der Begriff „Unterarray" soll sich auf einArray von Speicherelementen beziehen, zusammen mit der Schaltungsanordnung,die beim Lesen und Schreiben von Informationen von und in das Speicherarrayverwendet werden kann. Der Begriff „Makroarray" soll sich auf ein odermehrere Unterarrays beziehen, die in einem Chip integriert sind.
    [0022] 1 stellt ein beispielhaftesComputersystem 10 dar. Das Computersystem von 1 umfaßt eine zentrale Verarbeitungseinheit(„CPU" = central processingunit) 12, die übereinen CPU-Bus mit einem Brückenlogikbauelement 14 elektrischgekoppelt sein kann. Das Brückenlogikbauelement 14 wird manchmalals eine „North-Bridge" bezeichnet. Die North-Bridge 14 isttypischerweise ebenfalls übereinen Speicherbus mit dem Hauptspeicher 16 elektrisch gekoppeltund kann ferner übereinen beschleunigten Graphiktorbus ("AGP" =accelerated graphics port) elektrisch mit einer Graphiksteuerung 18 gekoppeltsein. Der Hauptspeicher 16 kann ein Magnetspeicher sein,der die Verfahren zum Übertragenvon Daten auf einem Speicherchip verwendet, die nachfolgend offenbartsind. Die North-Bridge 14 koppelt typischerweise die CPU 12,den Speicher 16 und die Graphiksteuerung 18 mitden anderen Peripheriebauelementen in dem System, beispielsweise durcheinen Primärerweiterungsbus(„BusA"), wie zum Beispieleinen PCI- oder einen EISA-Bus. Verschiedene Komponenten, die unterVerwendung des Busprotokolls des Bus A arbeiten, können sichauf diesem Bus befinden, wie zum Beispiel ein Audiobauelement 20,ein IEEE- 1394-Schnittstellenbauelement 22 undeine Netzwerkschnittstellenkarte („NIC") 24. Diese Komponenten können aufder Hauptplatine integriert sein, wie es durch 1 vorgeschlagen wird, oder dieselbenkönnenin Erweiterungsschlitze 26 eingesteckt werden, die mitdem Bus A verbunden sind. Falls andere Sekundärerweiterungsbusse in dem Computersystemvorgesehen sind, wie es typischerweise der Fall ist, kann ein anderesBrückenlogikbauelement 28 verwendetwerden, um den Primärerweiterungsbus,Bus A, mit einem Sekundärerweiterungsbuselektrisch zu koppeln. Diese Brückenlogik 28 wirdmanchmal als eine „South-Bridge" bezeichnet.
    [0023] DerHauptspeicher 16 kann Magnetspeicherelemente oder Bitsumfassen, wobei Informationen in den Speicherelementen gespeichertwerden können, durch Ändern desMagnetzustands derselben. 2 zeigteine möglicheImplementierung eines Speicherelements 38. Das Speicherelement 38 kanneine Schicht 38A umfassen, deren Magnetfeld in einer Richtungfestgelegt ist, wie es durch den einseitigen Pfeil gezeigt ist.Das Speicherelement 38 kann auch eine weitere Schicht 38B umfassen,die überder Schicht 38A positioniert ist, wobei eine isolierende Schicht 38C zwischendenselben angeordnet ist. Auf diese Weise bilden die Schichten 38A und 38B eine sandwichartigeStruktur um die Schicht 38C. Wie es gezeigt ist, kann dieRichtung des Magnetfelds der Schicht 38B eingestellt werden,um parallel zu dem Magnetfeld der Schicht 38A zu sein (d.h. die Pfeile in der gleichen Richtung), oder antiparallel zu dem Magnetfeldder Schicht 38A (d. h. Pfeile in entgegengesetzten Richtungen).Durch Variieren der relativen magnetischen Ausrichtungen (paralleloder antiparallel) der Schichten 38A und 38B kannder elektrische Widerstand durch die Schicht 38C variiertwerden, so daß demWiderstand des Speicherelementes digitale Werte zugewiesen werdenkönnen.
    [0024] UmDaten in dem Speicherelement 38 zu speichern, können orthogonaleSchreibleitungen 40 und 42 verwendet werden, wobeider Kreuzungspunkt derselben – wiees durch die gestri chelte Linie in 2 dargestelltist – mitdem Speicherelement 38 ausgerichtet sein kann. Es ist anzumerken,daß der Trennabstandzwischen den Schreibleitungen 40 und 42 und demSpeicherelement 38, der in 2 gezeigtist, zu Deutlichkeitszwecken übertriebenist, und der tatsächlicheTrennungsabstand in der Größenordnungvon einigen hundert Angströmoder weniger sein kann. Außerdemkönnenalternative Leiterkonfigurationen (z. B. zwei Leiter) die Leitungen 40 und 42 indirekten physikalischen Kontakt mit dem Speicherelement 38 haben,ohne daß einDielektrikum das Speicherelement 38 von der Linie 40 oder 42 trennt.Die Treiberschaltungsanordnung (in 2 nichtspezifisch gezeigt) kann elektrisch mit Schreibleitungen 40 und 42 gekoppeltsein, um elektrische StrömeI1 und I2 zu liefern.
    [0025] DerStrom I1 in der Schreibleitung 40 kann einMagnetfeld B1 erzeugen und gleichartig dazu kann der Strom I2 in der Schreibleitung 42 ein MagnetfeldB2 erzeugen. Die Magnetfelder B1 undB2 könnendann zusammen zu dem Magnetfeld beitragen, das in dem Speicherelement 38 bewirktwird, wobei die Magnetfelder B1 und B2 eingestellt werden können durch Einstellen der Stärke undRichtung der StrömeI1 und I2. Beispielsweisekehrt das Umkehren der Richtung der Ströme I1 undI2 die Richtung der Magnetfelder B1 und B2 um. Zusammenkönnendie Magnetfelder B1 und B2 ausreichendsein, um die Ausrichtung der Schicht 38B einzustellen undzu schalten. Folglich kann die Richtung der Magnetfelder in denSchichten 38A und 38B eingestellt werden, um paralleloder antiparallel zu sein. Das Magnetfeld B1 kannverwendet werden, um einfach die Suszeptibilität der Schicht 38B zuerhöhen,und das Magnetfeld B2 kann verwendet werden,um die Ausrichtung der Schicht 38B zu bestimmen. Die Magnetausrichtungder Schicht 38B kann durch die Richtung von Strom bestimmtwerden, der in dem Leiter 42 fließt, daher kann ein bidirektionalerStromfluß in demLeiter 42 unterstütztwerden. Umgekehrt, da der Leiter 40 ausschließlich verwendetwerden kann, um die Suszeptibilität zu erhöhen, kann die Unterstützung für einenunidirektionalen Stromfluß indem Leiter 40 ausreichen.
    [0026] 3 zeigt eine Schaltungsanordnung,die beim Schreiben von Werten in Magnetspeicherelemente, wie zumBeispiel ein Magnetspeicherelement 38 (in 3 als gestrichelter Kasten gezeigt),verwendet werden kann. Die Schreibleiter 40 und 42 können mitden Schreibleitertreibern 44–50 gekoppelt sein. DieTreiber 44–50 können einenp-Kanal-Metalloxidhalbleiter-Transistorumfassen (PMOS-Transistor; PMOS = p-channel metal oxide semiconductor),der zwischen eine Spannungsquelle VWRITE undden Schreibleiter gekoppelt ist. Die Spannungsquelle VWRITE kanneine vorbestimmte Spannung sein oder kann variabel sein, um einestärkere Steuerungbei der Strommenge in den Schreibleitern zu ermöglichen, beispielweise durchEinstellen des Wertes VWRITE Außerdem können dieTreiber 44–50 aucheinen n-Kanal-Metalloxidhalbleiter-Transistor (NMOS-Transistor;NMOS = n-channelmetal oxide semiconductor) umfassen, der zwischen den Schreibleiterund Masse gekoppelt ist. Die Menge und Richtung des Stroms in denSchreibleitern 40 und 42 kann durch Modulierender Spannung auf dem CTL-Knoten der Treiber 44–50 gesteuertwerden. Falls beispielsweise gewünschtwird, daß der Stromin dem Leiter 42 von dem Treiber 44 zu dem Treiber 46 fließt, dannkann der Knoten des Treibers 44 mit Masse gekoppelt sein,und der CTL-Knoten des Treibers 46 kann mit VWRITE gekoppeltsein. Auf diese Weise kann der PMOS des Treibers 44 ein Endedes Schreibleiters 42 mit VWRITE koppeln,währendder PMOS des Treibers 44 aus sein kann. Gleichartig dazu,mit dem CTL-Knoten des Treibers 46 gekoppelt mit VWRITE kann der PMOS des Treibers 46 dasandere Ende des Schreibleiters 42 mit Masse koppeln, während derPMOS des Treibers 46 aus sein kann. Die Größe der Transistoren,die in den Treibern 44–50 enthaltenist, kann auch die Strommenge beeinträchtigen, die in den Schreibleitern 40 und 42 vorgesehenist, und folglich dem Magnetfeld, das in dem Speicherelement 38 bewirktwird.
    [0027] 4 zeigt die Speicherelemente,die in einem Array 52 hergestellt sind, wo die Speicherelementein Zeilen und Spalten miteinander gekoppelt sein können. DerSchreibleiter 40 (der in 2 gezeigtist) kann einer der Zeilen R0–RN-1 entsprechen, die in 4 gezeigt sind. Gleichartig dazu kannder Schreibleiter 42 (in 2 gezeigt)einer der Spalten C0–CN-1 entsprechen,die in 4 gezeigt sind.Einzelne Speicherelemente in dem Array 52 können bezüglich derZeile R und der Spalte C bezeichnet werden, in der dieselben positioniertsein können.Beispielsweise kann das Speicherelement „0.0" das Speicherelement darstellen, dasan der Schnittstelle der Zeile R0 und derSpalte Co positioniert ist. Informationenkönnenunter Verwendung der Spaltentreiberschaltungsanordnung und der Zeilentreiberschaltungsanordnungin das Speicherelement 0.0 geschrieben werden. Der Treiber 54A kannbeispielsweise ein Ende der Spalte C0 mitVWRITE koppeln, während das andere Ende der SpalteC0 durch den Treiber 54B mit Massegekoppelt sein kann. Außerdemkann der Treiber 56A ein Ende der Zeile R0 mit VWRITE koppeln, während das andere Ende der Zeile R0 durch den Treiber 56B mit Massegekoppelt sein kann. Wenn Strom in der Zeile R0 undder Spalte C0 fließt, kann der digitale Wertdes Speicherelements 0.0 modifiziert werden.
    [0028] Obwohlder Strom in der Zeile R0 und in der SpalteC0 Magnetfelder in anderen Speicherelementeninduzieren kann, die mit der Zeile R0 undder Spalte C0 gekoppelt sind, kann der digitaleWert derselben ungeändertbleiben, weil sowohl in den Zeilen als auch den Spalten derselbenkein Strom fließt.Obwohl beispielsweise der Strom in der Zeile R0 einMagnetfeld in der Schicht 38B des Speicherelements 0.N-1induzieren kann (wie es in 2 gezeigtist), kann es sein, daß wenigoder kein Strom in der Spalte C0.N-1 fließt, so daß kein Magnetfeldin der Schicht 38A des Speicherelements 0.N-1 bewirkt werden kann(wie es in 2 gezeigtist), und folglich kann der digitale Wert des Speicherelements 0.N-lungeändertbleiben. Auf diese Weise kann die Zeilen- und Spaltentreiberschaltungsanordnungverwendet werden, um selektiv in einzelne Speicherelemente in demArray 52 zu schreiben.
    [0029] DieSpeicherkapazitätdes Arrays 52 (und folglich die Speicherkapazität des Hauptspeichers 16)kann von der Anzahl einzelner Speicherelemente abhängen, diein denselben enthalten sind. Beispielsweise kann das Array 52 64Zeilen mal 256 Spalten von Speicherelementen für eine Gesamtzahl von 16 384Speicherelementen umfassen, und ungefähr 2 Kilobyte („KB") Speicherplatz.Um folglich größere Speicherkapazitäten zu erreichen,muß dasArray 52 sehr viel mehr Speicherelemente enthalten. Weilein typischer Speicherchip mehrere Megabytes Speicherplatz habenkann – 16MB bis 64 MB – kann essein, daß dieAnzahl von Speicherelementen in dem Array 52 groß sein muß, um diegewünschte Mengean Speicherkapazitätzu erreichen.
    [0030] 5A zeigt ein Makroarray 58,bei dem ein Unterarray 60 viele Male reproduziert werdenkann, um die gewünschteSpeicherkapazitätzu erreichen. 5B zeigteine vergrößerte Ansichtdes Unterarrays 60, das das in 4 gezeigte Array der Speicherelemente 52 undauch eine Zeilen- und Spaltentreiberschaltungsanordnung umfaßt. MitBezugnahme auf 5B kanndas Array 52 N-1 Zeilen umfassen, die mit der Zeilentreiberschaltungsanordnung 62A–B gekoppeltsind, und N-1 Spalten, die mit der Spaltentreiberschaltungsanordnung 64A–B gekoppeltsind. Wie es oben erörtertwurde, währendsich die Größe des Arrays 52 erhöht, kannsich die Chipfläche,die durch die Zeilenschaltungsanordnung 62A–B und die Spaltenschaltungsanordnung 64A–B besetztist, disproportional erhöhenund einen negativen Effekt auf die Gesamtkosten des Chips haben.
    [0031] Gemäß bestimmtenAusführungsbeispielen kanndie Repeaterschaltungsanordnung verwendet werden, um fortlaufendeSchreibleiter überein Magnetspeicherarray zu ermöglichen.Primärstromtreiber können miteinem Ende der fortlaufenden Schreibleiter gekoppelt werden, unddie Repeaterschaltung sanordnung kann entlang dem fortlaufenden Schreibleiterwegpositioniert sein. Wenn die Repeaterschaltungsanordnung entlangdem fortlaufenden Schreibleiter positioniert ist, können gewünschte Abschnitteder Schreibleiter isoliert werden und Speicherelemente in den isoliertenSegment des Schreibleiters könnenbeschrieben werden. Durch Verwenden einer Repeaterschaltungsanordnung zumErmöglichenvon fortlaufenden Schreibleitern kann die Anzahl von Speicherelementenauf dem Chip erhöhtwerden, ohne drastische Erhöhungen beider Größe der Zeilen-und Spaltentreiberschaltungsanordnung. Außerdem können die Primärtreiberund die Repeaterschaltungsanordnung Tristate-Puffer bzw. -Bufferumfassen, um die Abschnitte der fortlaufenden Schreibleiter weiterzu isolieren, so daß während Zeitperioden,wenn die Schreibleitung nicht fürSchreibzwecke verwendet wird, Daten entlang Schreibleitungen übertragenwerden können.
    [0032] 6A zeigt eine Mehrzahl vonArrays 0 bis N-1, die Speicherelemente enthalten können, dieunter Verwendung eines Schreibleiters 66 miteinander gekoppeltsein können.Der Schreibleiter 66 kann entweder ein Zeilen- oder einSpaltenleiter sein, der mehrere Arrays zusammen koppeln kann. DiePrimärtreiber 68A–B können mitjedem Ende des Schreibleiters 66 gekoppelt sein, wie esgezeigt ist. Die Repeaterschaltungsanordnung 70A–B kann auchmit dem Schreibleiter 66 gekoppelt werden, so daß einzelneAbschnitte des Schreibleiters 66 isoliert und beschriebenwerden können.Die Repeaterschaltungsanordnung 70A–B kann einen PMOS-Transistor umfassen,der zwischen den Schreibleiter 66 und eine ZuführspannungVWRITE gekoppelt ist. Außerdem kann die Repeaterschaltungsanordnung 70A–B aucheinen NMOS-Transistorumfassen, der zwischen den Schreibleiter 66 und Masse gekoppeltist. Wenn die PMOS- und NMOS-Transistoren auf diese Weise konfiguriertsind, kann die Repeaterschaltungsanordnung 70A–B inder Lage sein, Informationen in ausgewählte Arrays zu schreiben.
    [0033] Fallses beispielsweise gewünschtwird, Informationen in das Array 1 zu schreiben, kann der Ausgangder Repeaterschaltungsanordnung 70A mit Masse gekoppeltsein, währendder Ausgang der Repeaterschaltungsanordnung 70B mit VWRITE gekoppelt sein kann. Außerdem können dasArray 0 und das Array N-12 isoliert sein, falls der Ausgang des Primärtreibers 68A mitVWRITE gekoppelt ist, und der Ausgang desPrimärtreibers 68B mitMasse gekoppelt ist. Auf diese Weise kann der einzelne Abschnitt desSchreibleiters 66 zwischen der Repeaterschaltungsanordnung 70A und 70B (einschließlich den Speicherelementenin dem Array 1) beschrieben werden, während andere Abschnitte desSchreibleiters 66, einschließlich Array 0 und Array N-1,isoliert sein können.
    [0034] DieStrommenge, die in isolierten Abschnitten des Schreibleiters 66 fließt, kannin jede Richtung fließen,so daß diedigitalen Werte der Magnetspeicherelemente in den verschiedenenArrays geändert werdenkönnen.Die Größe der Transistorenin der Repeaterschaltungsanordnung kann kleiner sein als die Primärschaltungsanordnung,weil mehrere Repeaterschaltungen ihre Stromabgabe- und Sinkfähigkeitenbeitragen können.Beim Schreiben in das Array 0 kann der Primärtreiber 68B beispielsweiseden Schreibleiter 66 mit Masse koppeln, während dieRepeaterschaltungsanordnung 70A und 70B und der Primärtreiber 68A mitVWRITE gekoppelt sein können. Weil sowohl die Repeaterschaltungsanordnung 70A alsauch 70B Strom fürden Primärtreiber 68B zum Ableitenabgeben können,muß nichtjede einzelne Repeaterschaltungsanordnung 70A und 70B soviel Strom fürdas Array 0 beitragen, in das geschrieben wird. Folglichkann die Größe der Repeaterschaltungsanordnung 70A und 70B kleinersein.
    [0035] Wiees oben erwähntwurde, kann es einige Fällegeben, in denen der Strom in dem Schreibleiter 66 nur ineine Richtung fließenmuß. Beispielsweise kannes sein, daß derStrom, der in dem Leiter 90 fließt (in 2 gezeigt) nur in eine einzige Richtung fließen muß. Folglichzeigt 6B die Primärtreiberschaltungsanordnung 72A–B unddie Re peaterschaltungsanordnung 74A-B, so daß Stromin einer einzigen Richtung durch ausgewählte Abschnitte des Schreibleiters 66 fließen kann.Die Primärtreiberschaltungsanordnung 72A–B unddie Repeaterschaltungsanordnung 74A–B können einzelne Transistorenumfassen, die verschiedene Abschnitte des Schreibleiters 66 abwechselndmit VWRITE oder Masse koppeln können, umin Speicherelemente in den Arrays zu schreiben. Beispielsweise kanndie Repeaterschaltungsanordnung 74A beim Schreiben in das Array0 einen Teil des Schreibleiters 66 über dem Array 0 mit VWRITE koppeln, während die Primärtreiberschaltungsanordnung 72B denTeil des Schreibleiters 66 unter einem Array 0 mit Massekoppeln kann. Gleichzeitig könnendie Primärtreiber 72A und 74B deaktiviertsein, so daß dieselbenden Leitzustand des Schreibleiters 66 nicht beeinträchtigen.Auf diese Weise kann Strom durch das Array 0 fließen, wie durchden Pfeil angezeigt ist. Falls somit die Speicherelemente in denverschiedenen Arrays nur Strom benötigen, der in einer einzigenRichtung fließt,kann das in 6B gezeigteAusführungsbeispieleine Reduktion bei der erforderlichen Menge an Schreibschaltungsanordnungenermöglichen.Außerdemkann die Strommenge in dem Schreibleiter durch Einstellen von VWRITE auf einen gewünschten Wert eingestellt werden.
    [0036] DieTreiberschaltungsanordnung und die Repeaterschaltungsanordnung,die in 6A und 6B gezeigt sind, können unterVerwendung von Tristate-Puffern implementiert werden. 6C zeigt einen möglichenTristate-Puffer, der mit dem fortlaufenden Schreibleiter 66 gekoppeltwerden kann, der eine Wahrheitstabelle aufweist, wie sie in 6C gezeigt ist. Wenn dieTreiber- und die Repeaterschaltungsanordnung unter Verwendung vonTristate-Puffern implementiert sind, können die Ausgänge derselben hochohmigsein (wie es durch den Buchstaben Z angezeigt ist), so daß die Schaltungsanordnungvon dem Schreibleiter 66 isoliert sein kann, wenn der ENB-Anschluß in einemhohen Zustand ist. Die Fähigkeitzum Isolieren der Treiber- und der Repeaterschaltungsanordnung vondem fortlaufenden Schreibleiter kann sinnvoll sein beim Leiten vonSignalen an andere Bereiche des Chips, wie es durch die gemeinschaftlichzugewiesene Anmeldung mit dem Anwaltsaktenzeichen Nr. 2162-01700offenbart ist.
    [0037] Vorteile,die durch Implementieren der Schreibleiterrepeaterschaltungsanordnungrealisiert werden können,könneneine Reduzierung bei der Menge an Chipfläche umfassen, die der Treiberschaltungsanordnungzugewiesen ist, und eine Erhöhungder Gesamtmenge an Chipfläche,die Speicherelementen zugewiesen ist. Anders als 5A, wo jedes Unterarray 60 indem Makroarray 58 speziell zugewiesene Zeilen- und Spaltentreiberschaltungsanordnungenumfaßt,die mit einem Ende der Zeile und Spalten gekoppelt sind, umfaßt jedesUnterarray in 7 einegemeinschaftlich verwendete Repeaterschaltungsanordnung 76.Das Implementieren der Repeaterschaltungsanordnung, wie es bei denverschiedenen Ausführungsbeispielenoffenbart ist, kann es ermöglichen,daß dieverschiedenen Unterarrays 60 in dem Makroarray 58 einegemeinsame Repeaterschaltungsanordnung 76 verwenden, um Datenentlang fortlaufenden Schreibleitern zu übertragen, die mehrere Unterarrays überspannenkönnen,wie es in 7 gezeigtist. Das gemeinschaftliche Verwenden einer gemeinsamen Repeaterschaltungsanordnungkann eine effizientere Verwendung der Chipfläche ermöglichen, indem es ermöglicht wird,daß denSpeicherelementen ein größerer Teil derFlächezugewiesen wird als der Treiberschaltungsanordnung.
    [0038] Dieobige Erörterungsoll die Prinzipien und verschiedene Ausführungsbeispiele der vorliegendenErfindung beispielhaft darstellen. Zahlreiche Variationen und Modifikationenwerden füreinen Fachmann auf diesem Gebiet klar, sobald er die obige Offenbarungvollständigerkennt. Obwohl beispielsweise die verschiedenen Ausführungsbeispieleim Zusammenhang eines Speicherchips erörtert sind, sollte klar sein,daß dieAusführungsbeispielegleichermaßenfür andereChips gelten, wie zum Beispiel Mirkoprozessoren, die Magnetspeicherelementeenthalten. Obwohl nur zwei Leiter in Verbindung mit dem Magnetspeicherelementengezeigt sind, sollte außerdemklar sein, daß mehrereLeitermagnetspeicherelemente von dem offenbarten Ausführungsbeispielen profitierenkönnen.
    权利要求:
    Claims (21)
    [1] Magnetspeicherarray, das folgende Merkmale umfaßt: eineMehrzahl von Magnetspeicherelementen (38), die in einemMakroarray (58) von Unterarrays (60) angeordnetsind; einen Schreibleiter (66), der eine erste Treiberschaltung(68A, 72A) an einem Ende und eine zweite Treiberschaltung(68B, 72B) an einem entgegengesetzten Ende aufweist,wobei der Schreibleiter (66) mit Speicherzellen in mehrals einem Unterarray magnetisch gekoppelt ist; und eine Repeaterschaltung(70, 74), die mit dem Schreibleiter (66)gekoppelt ist, wobei die Repeaterschaltung (70, 74)konfiguriert ist, um mit der ersten und zweiten Treiberschaltungzusammenzuarbeiten, um einen Stromfluß in einem ausgewählten Unterarrayzu bewirken.
    [2] Speicherarray gemäß Anspruch1, bei dem die Repeaterschaltung (70, 74) mitvorbestimmten Positionen entlang des Schreibleiters (66)gekoppelt ist, wobei die vorbestimmten Positionen Segmente des Leiters(66) zwischen benachbarten Unterarrays umfassen.
    [3] Speicherarray gemäß Anspruch1 oder 2, bei dem die Treiberschaltungen (68, 72)und die Repeaterschaltungen (70, 74) einen Metalloxidhalbleitertransistorumfassen.
    [4] Speicherarray gemäß Anspruch3, bei dem die Repeaterschaltungen (70, 74) eineneinzelnen Transistor umfassen.
    [5] Speicherarray gemäß einemder Ansprüche1 bis 4, bei dem die Treiberschaltungen (68, 72)und die Repeaterschaltungen einen Tristate-Puffer umfassen.
    [6] Speicherarray gemäß einemder Ansprüche1 bis 5, bei dem die Repeaterschaltungen (70, 74)kleiner sind als die Treiberschaltungen (68, 72).
    [7] Speicherarray gemäß einemder Ansprüche1 bis 6, bei dem Speicherelemente (38), die in getrenntenUnterarrays positioniert sind, isoliert werden können, so daß Strom nur in gewünschtenSpeicherelementen fließt.
    [8] Verfahren zum Schreiben von Informationen in einenSpeicher, das folgende Schritte umfaßt: Koppeln einer Mehrzahlvon Speicherarrays mit einem Leiter (66), wobei die Arraysein Speicherelement (38) umfassen; Koppeln einer Mehrzahlvon Stromtreibern (68, 72, 70, 74)mit dem Leiter; und Isolieren von Speicherelementen (38),die in getrennten Speicherarrays positioniert sind, unter Verwendungvon zumindest zwei der Stromtreiber.
    [9] Verfahren gemäß Anspruch8, bei dem die Stromtreiber (68, 72, 70, 74)unter mehr als einem Speicherarray gemeinschaftlich verwendet werden.
    [10] Verfahren gemäß Anspruch9, bei dem der Stromtreiber einen Transistor umfaßt.
    [11] Verfahren gemäß Anspruch9 oder 10, bei dem der Stromtreiber eine Einrichtung zum Beibehaltenvon zumindest einem Teil des Leiters in einem Hochimpedanzzustandumfaßt.
    [12] Verfahren gemäß einemder Ansprüche8 bis 11, bei dem das Isolieren der Speicherelemente (38) dasKoppeln eines Abschnitts des Leiters (66) mit einer vorbestimmtenSpannung und eines anderen Teils des Leiters (66) mit Masseumfaßt.
    [13] Speicherarray gemäß einem der Ansprüche 8 bis12, bei dem Informationen in die isolierten Speicherelemente (38)geschrieben werden.
    [14] Speicherarray gemäß Anspruch 13, bei dem Informationennicht in Speicherelemente, die mit dem Leiter gekoppelt werden,geschrieben werden, die nicht isoliert sind.
    [15] Speicher, der folgende Merkmale umfaßt: eineMehrzahl von Speicherarrays, wobei jedes Speicherarray ein Speicherelement(38) umfaßt;und einen Leiter (66), der mit Speicherelementen gekoppeltist, die in zumindest zwei getrennten Speicherarrays positioniertsind; eine Einrichtung zum Isolieren von Speicherelementenin den getrennten Speicherarrays.
    [16] Speicher gemäß Anspruch15, bei dem die Einrichtung zum Isolieren eine Einrichtung zum Modifizierendes digitalen Werts eines Speicherelements umfaßt.
    [17] Speicher gemäß Anspruch15 oder 16, bei dem es die Einrichtung zum Isolieren ermöglicht,daß Speicherelemente,die mit dem Leiter (66) gekoppelt sind, modifi ziert werden,unabhängigvon anderen Speicherelementen, die mit dem Leiter (66)gekoppelt sind.
    [18] Speicher gemäß einemder Ansprüche15 bis 17, der ferner eine Stromtreiberschaltung umfaßt, die anvorbestimmten Positionen mit dem Leiter gekoppelt ist.
    [19] Speicher gemäß Anspruch18, bei dem die vorbestimmten Positionen Segmente des Leiters (66) zwischenbenachbarten Speicherarrays umfassen.
    [20] Speicher gemäß Anspruch18 oder 19, bei dem die Treiberschaltungsanordnung zwischen den Speicherarraysgemeinschaftlich verwendet wird.
    [21] Speicher gemäß einemder Ansprüche15 bis 20, bei dem die Speicherelemente (38) Magnetspeicherelementeumfassen.
    类似技术:
    公开号 | 公开日 | 专利标题
    US8611136B2|2013-12-17|Method and apparatus providing a cross-point memory array using a variable resistance memory cell and capacitance
    US8451642B2|2013-05-28|Hybrid MRAM array structure and operation
    US5654564A|1997-08-05|Interconnect structure with programmable IC for interconnecting electronic components, including circuitry for controlling programmable IC
    JP3856296B2|2006-12-13|Method and apparatus for reading magnetoresistive memory
    KR930006842B1|1993-07-24|반도체 집적회로
    US5734617A|1998-03-31|Shared pull-up and selection circuitry for programmable cells such as antifuse cells
    US7129562B1|2006-10-31|Dual-height cell with variable width power rail architecture
    US7450410B2|2008-11-11|High speed data bus
    US7952916B2|2011-05-31|Resistance-change memory
    US6418046B1|2002-07-09|MRAM architecture and system
    US7124223B2|2006-10-17|Routability for memory devices
    US7339811B2|2008-03-04|Stacked columnar 1T-nMTJ MRAM structure and its method of formation and operation
    US5866928A|1999-02-02|Single digit line with cell contact interconnect
    US5294776A|1994-03-15|Method of burning in a semiconductor device
    EP0600692B1|2001-06-13|Festwertspeicherschaltung mit virtueller Erdung
    US6861715B2|2005-03-01|Electrically programmable three-dimensional memory
    US6609236B2|2003-08-19|Semiconductor IC device having a memory and a logic circuit implemented with a single chip
    US6498747B1|2002-12-24|Magnetoresistive random access memory | cross-point array with reduced parasitic effects
    CN101939838B|2013-03-27|多个存储器单元和方法
    US6335890B1|2002-01-01|Segmented write line architecture for writing magnetic random access memories
    US6812488B2|2004-11-02|Electrically programmable three-dimensional memory-based self test
    EP1154434B1|2005-12-21|Herstellungsverfahren einer Halbleiteranordnung
    US6532163B2|2003-03-11|Non-volatile semiconductor memory device with magnetic memory cell array
    US5909125A|1999-06-01|FPGA using RAM control signal lines as routing or logic resources after configuration
    US7442997B2|2008-10-28|Three-dimensional memory cells
    同族专利:
    公开号 | 公开日
    US6930914B2|2005-08-16|
    JP2004327029A|2004-11-18|
    US20040218419A1|2004-11-04|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2004-12-09| OP8| Request for examination as to paragraph 44 patent law|
    2007-04-12| 8130| Withdrawal|
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]